七月十五日消息， JEDEC固态技术协会发布了下一个主流存储器标准DDR5SDRAM的最终规范，它是计算机存储器发展中的一个重要里程碑。DDR5是 DDR标准的最新迭代，DDR5再一次扩展了 DDR的存储器，使峰值存储器的速度翻了一番，同时也大大增加了存储器的容量。预计在2021年推出基于新标准的硬件，首先从服务器级别开始采用，然后逐步推广到 PC机和其它设备。

据国外媒体 anandtech报道，就像以前每次 DDR迭代一样，DDR5的主要关注点再次集中在提高内存密度和速度上。JEDEC希望将这两个功能都增加一倍，使最大内存速度达到6.4 Gbps，并且单个 LRDIMM的容量最终可以达到2 TB, UDIMM最大容量为128 GB。与此同时，有一些较小的改变可以支持这些目标，或者简化生态系统的某些方面，例如on-DIMM电压调节器和on-dieCC。

较大：较密集的存储器和芯片堆

第一，容量和密度，因为这是DDR4中最直接的标准变化。据 IT之家了解，DDR5可以使单个内存芯片的密度达到64 Gbit，是DDR4最大16 Gbit密度的4倍。在 Die堆的基础上，允许最多8个 Die堆成一个芯片，那么40个组件的 LRDIMM就可以实现2 TB的有效内存。如果是更简单的无缓冲 DIMM，那就意味着最终会看到 DIMM容量达到128 GB的典型双列配置。

当芯片制造能够满足规格要求时，DDR5规格的最大容量将被用于标准生命周期的后期，首先，内存制造商将使用当前可用的8 Gbit密度和16 Gbit芯片来构建 DIMM。所以尽管DDR5的速度提升非常直接，但是随着生产密度的增加，容量提升的速度会更慢。

快速：一个 DIMM，两个信道

DDR5又一次增加了内存带宽。大家都想要更高的性能(特别是在 DIMM容量不断增加的情况下)，这也是此次DDR5升级的一个焦点。

对DDR5而言， JEDEC想要比通常的 DDR内存规范更加积极地开展工作。一般来说，新的标准开始于上一个标准的起点，比如DDR3向DDR4的过渡，DDR3正式停止于1.6 Gbps，而DDR4则从那里开始。但对DDR5来说， JEDEC的目标更高一些，预计它的发布速度将达到4.8 Gbps，比DDR4官方的最高3.2 Gbps快50%左右。从那以后，当前版本的规范允许数据率达到6.4 Gbps，比官方的DDR4峰值快一倍。

这类速度目标以改变 DIMM和存储器总线为基础，以在每个时钟周期中提供和传输更多数据。对 DRAM速度而言，最大的挑战来自于其核心时钟速率缺乏改进。特殊的逻辑依然在增长，存储器总线依然在增长，但是基于电容和晶体管的现代存储器的 DRAM的时钟速度也不会超过几百兆赫。结果，为了从 DRAM中获得更多的好处——保持内存本身日益快速的假象，以及满足实际更快的内存总线——需要越来越多的并行性。而且DDR5又提高了这种需求。

这方面最大的变化是，与LPDDR4和GDDR6等其他标准相似，单个 DIMM被分成两个通道。在DDR5中，不是每个 DIMM提供一个64位数据通道，而是每个 DIMM提供两个独立的32位数据通道(ECC因子为40位)。与此同时，每条通道的爆发长度从8字节(BL8)增加到16字节(BL16)，这意味着每条通道每一次都会产生64字节的响应。因此，与DDR4 DIMM相比，DDR5 DIMM的额定存储器速度(核心速度)提高了两个64字节的操作，在DDR4 DIMM所提供的运行时间内，有效带宽增加了一倍。

整体而言，64字节仍然是内存操作的魔术数，因为这是标准缓存线大小。对DDR4内存采用较大的突起长度，将导致128字节的操作，这对于单个高速缓存线来说太大了，而且如果内存控制器不希望从两个线程获得连续的数据，最好的结果就是降低效率/利用率。相反，因为DDR5的两个信道是独立的，所以一个内存控制器可以请求来自不同位置的64字节，这使其更符合处理器的实际工作方式，同时也避免了占用空间。

对于标准 PC台式机的一个净影响是，DDR4系统模式被替换，也就是说，2个 DIMM填充2个通道以完成2x64bit设置，而DDR5系统则可以完成4x32bit设置。

在其它地方，这种结构上的改变具有某种连锁效应，尤其是要使这些小通道的使用最大化。DDR5引入了更细粒度 Bank存储器刷新功能，它允许某些 k存储器在其他使用中进行刷新。这样可以更快地完成必要的刷新(电容补充)，控制延迟，并使不用的储存库更快地可用。最大存储器组数也从4组增加到8组，这将有助于降低连续存储器访问的性能折扣。

快总线服务：均衡决策反馈

与此相反，增加 DRAMDIMM中的并行化数量，提高总线速度是一件容易也是一件难事：概念简单，执行起来很难。最终，DDR5的内存总线需要以比DDR4快两倍的速度运行，才能使 DDR的内存速度加倍。

DDR5做了一些改动来达到这个目标，但令人惊讶的是，它并没有对存储器总线做任何大的、根本性的改变，比如 QDR或者差分信号。然而， JEDEC及其成员已经能够通过稍微修改一下DDR4总线来实现其目标，尽管它必须要在更严格的容错条件下运行。

关键驱动因素就是决策反馈均衡(DFE)的引入。DFE是一种在较高级别上，通过使用内存总线接收器的反馈，减少符号间干扰，以提供更好的均衡的方法。而且更好的均衡，又能让DDR5的存储器总线以更高的传输速率运行所需要的更干净的信号，而且不会出现故障。与此同时，该标准中一些较小的变化也对此有所助益，比如，添加了新的和改进的训练模式，以帮助 DIMM和控制器补偿内存总线上的时间间隔差。

简化主板，复杂 DIMM:On-DIMM电压调节

DDR5又一次提高了 DDR存储器的工作电压，核心密度和存储器速度都有所变化。DDR5的工作电压 Vdd将从DDR4的1.2伏特下降到1.1伏特。这样可以提高内存相对于DDR4的能源效率，不过迄今为止，还没有像DDR4和早期标准那样大力推动能源效率的提高。

同时， JEDEC也利用DDR5存储器标准的推出，对 DIMM的电压调节方式做出了重大改变。简单地说，电压调整将从主板转移到单个 DIMM，而 DIMM将负责其自身的电压调整需求。这就是说， DIMM将包含一个综合的稳压器，适用于从 UDIMMs到 LRDIMMs的所有产品。

JEDEC把这称为“随用随付”电压调节，目的是通过它改进/简化DDR5的一些不同方面。其中最大的变化是，通过将电压调节转换为 DIMM，主板不再需要负责电压调整。对于最糟糕的情况，如驱动16台大型

LRDIMM-，主板不再需要简化设计，并且可以在一定程度上控制成本。然而，反过来说， DIMM本身就承担了这样的成本，这样的话，系统建造者至少需要购买与 DIMM一样多的调压硬件，因此， PAYGO的想法就应运而生了。

据 JEDEC所说，On-DIMM稳压器也能改善一般的电压容差，提高 DRAM的良好性能。

因为这些调压器的实现细节将由存储器供应商确定，所以 JEDEC并没有过多地说明。客户 UDIMM和服务器端(L) RDIMM将有独立的稳压器/PMIC来反映其能耗需求。

DDR5DIMMs：仍然有288个针脚，但是版面有所变化

最终，正如已广泛展示的早期厂商原型产品，DDR5将保持与DDR4相同的288个引脚数。它反映了从DDR2到DDR3的转变，引脚数也保持在240次。

但是，不要期望DDR5DIMM用于DDR4插槽。尽管针数没有改变，但是针头的布局已经改变，以适应DDR5的新特性——特别是它的双通道设计。

此处的最大变化是命令和地址总线被缩小和分区，引脚被重新分配到第二内存通道的数据总线上。DDR5将不再使用24位 CA总线，而是使用两个7位 CA总线，每个通道一个。7位数当然比旧总线少了一半，因此对于内存控制器来说，替换变得更复杂了。

取样从现在开始，今后12-18个月内采用

像其它 JEDEC规范的发布一样，如今开发委员会把标准提供给成员使用。主要的存储器供应商从一开始就参与了DDR5的开发过程，并且开发了 DIMM的原型，现在他们正在考虑把第一批商业硬件推向市场。

预期整个DDR5采用曲线将类似于早期的 DDR标准。即， JEDEC预期DDR5将在12至18个月内开始在设备中出现，并随着硬件的最终确定逐渐增加。它们预期服务器会再次成为早期应用的推动力，特别是大型厂商。无论是英特尔还是 AMD都没有正式宣布使用新内存的平台，但是现在时间已经足够了。

与此同时，DDR5的生命周期有望与DDR4一样长，甚至更长。DDR3和DDR4都享有7年的寿命，而DDR5应该享有相同的稳定性。现在， JEDEC相信DDR5将最终比DDR4有更长的保质期，这是由于技术行业的不断成熟。